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Low Power Design
Signal Integrity
 
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최근 SoC 설계에 있어서 Low Power Design에 대한 필요성과 그에 대한 기술은 상당히 중요한 문제임에 틀림 없습니다. 특히 Smart Phone, Notebook, Tablet PC 등과 같은 Mobile 제품에서는 Low Power / High Performance가 요구되고 있으며, Power 소모를 줄이고 관리하기 위한 기술이 반영되고 있습니다.

아르고는 Low Power Design을 위한 각종 기술에 대한 Know-how 및 Guide를 통하여 고객 Design의 Power Spec을 만족할 수 있도록 도움을 드립니다. 또한 새로운 Low Power Design 기술에 대해서도 지속적으로 기술력을 확보하고자 노력하고 있습니다.
Clock Gating
Clock Gating은 Register Group의 Clock을 Gating처리하여 On/Off 함으로써 해당 Logic의 Dynamic Power소모를 효과적으로 줄일 수 있는 방법입니다.
Multi-Vth
Multiple Vth Library를 이용하여 Timing Critical한 Path에만 Cell Delay가 작은 Low Vth Cell을 이용하고, Timing적으로 여유 있는 Path에는 Leakage Power가 작은 High Vth Cell을 이용함으로써 전체 Power 소모를 줄일 수 있는 방법입니다.
Power Gating
Chip 내부에 동작하지 않는 Block에 대해서 내부 Power Switch를 Control함으로써 Power 소모를 줄이는 방법입니다. Switch Cell., Isolation Cell, Retention Register, Always On Cell 등이 필요하며, Switch Cell.을 내부적으로 On/Off 하는 Power Control Module이 별도로 설계되어야 합니다.
Multi-Vdd
설계적으로 Low Speed로 동작하는 Block에는 낮은 Supply 전압을 인가하고, High Speed로 동작하는 Block에는 높은 Supply 전압을 각각 인가함으로써 Low Speed로 동작하는 Block을 통한 불필요한 Power 소모를 줄일 수 있는 방법입니다.
 
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