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Synthesis   STA   DFT    

아르고는 풍부한 High Speed/Low Power/HPDF Design 경험을 바탕으로 고객의 Specification 을 고려한 최적의 Synthesis Service 를 제공하고 있습니다. Synthesis 시 LINT/SDC Validation 을 진행하여 설계 오류를 가능한 초기에 발견할 수 있도록 지원해 드립니다.

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Synthesis   STA   DFT    

아르고는 Design 초기 단계부터 고객과의 밀접한 Communication으로 정확한 Design Constraints을 구현하고 완벽한 Timing 검증을 지원합니다. Design 상의 Clock Scheme을 분석하고 SDC(Synopsys Design Constraint) Faults를 초기에 검출하여 Feedback 드립니다. 정확한 SDC와 최적화 된 CTS(Clock Tree Synthesis)를 통해 빠른 Timing Closure TAT(Turn Around Time)를 제공해 드립니다.

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Synthesis   STA   DFT    

복잡한 기능 구현 및 증가하는 Design 규모, 빠른 시장 진입을 위한 양산 Setup 등을 고려하였을 때, 정확하고 빠른 Test에 대한 중요성은 더욱 부각되고 있습니다. 아르고는 다양한 DFT Service를 완벽하게 지원하여 높은 Testability를 확보함으로써 고객 Design의 품질과 양산성 향상에 도움을 드립니다.

Scan / ATPG(Auto Test Pattern Generation)

Scan은 Logic의 공정 Defect을 찾기 위하여 Design내의 F/F들을 Shift Register Chain으로 형성하여 Test하는 방법입니다. 적용되는 Fault Model로는 Stuck-At Fault, Transition Delay Fault, Path Delay Fault, Bridge Fault 등이 있으며, 최근에는 Scan Compress 기법으로 증가하는 Logic 대비 Test Time을 줄일 수 있는 방법을 적용하고 있습니다.

Memory BIST(Built-In Self Test)

Compiled Memory내의 Defect을 찾기 위해 Test Pattern을 생성하고 비교하는 Logic을 Design 내부에 내장하여 Test하는 방법입니다. BIST Logic은 Memory의 Fault를 Detect하기 위해 Pattern을 생성하는 부분과 이를 Memory 출력 값과 Expected 값을 비교하는 부분, 전체 BIST 동작을 통제하는 부분, BIST 내부를 검증하는 부분 들로 이루어져 있습니다.

JTAG (Boundary Scan)

IEEE Standard 1149.1로 표준화 된 JTAG은 Board와 Chip 간의 연결에 문제가 없는지 Chip 내부의 BSC(Boundary Scan Cell)을 이용하여 Test 하는 방법입니다.

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